From Python to silicon
 

Differences

This shows you the differences between two versions of the page.

Link to this comparison view

cookbook:sinecomp:synthesis [2006/04/07 08:47]
jandecaluwe
cookbook:sinecomp:synthesis [2006/04/07 11:24] (current)
jandecaluwe
Line 7: Line 7:
 -->  --> 
 Parameter TMPDIR set to ./xst/projnav.tmp Parameter TMPDIR set to ./xst/projnav.tmp
-CPU : 0.00 / 0.08 s | Elapsed : 0.00 / 0.00 s+CPU : 0.00 / 0.10 s | Elapsed : 0.00 / 1.00 s
    
 -->  --> 
 Parameter xsthdpdir set to ./xst Parameter xsthdpdir set to ./xst
-CPU : 0.00 / 0.08 s | Elapsed : 0.00 / 0.00 s+CPU : 0.00 / 0.10 s | Elapsed : 0.00 / 1.00 s
    
 -->  --> 
Line 124: Line 124:
 WARNING:Xst:646 - Signal <_SineComputer_processor/dy> is assigned but never used. WARNING:Xst:646 - Signal <_SineComputer_processor/dy> is assigned but never used.
 WARNING:Xst:646 - Signal <_SineComputer_processor/dz> is assigned but never used. WARNING:Xst:646 - Signal <_SineComputer_processor/dz> is assigned but never used.
-    Found 32x22-bit ROM for signal <$old__SineComputer_processor/dz_3>. +    Found 32x20-bit ROM for signal <$old__SineComputer_processor/dz_3>. 
-    Found 22-bit register for signal <cos_z0>.+    Found 20-bit register for signal <cos_z0>.
     Found 1-bit register for signal <done>.     Found 1-bit register for signal <done>.
-    Found 22-bit register for signal <sin_z0>. +    Found 20-bit register for signal <sin_z0>. 
-    Found 22-bit subtractor for signal <$n0007> created at line 84+    Found 20-bit subtractor for signal <$n0007> created at line 82
-    Found 22-bit adder for signal <$n0008> created at line 89+    Found 20-bit adder for signal <$n0008> created at line 87
-    Found 22-bit adder for signal <$n0009> created at line 85+    Found 20-bit adder for signal <$n0009> created at line 83
-    Found 22-bit subtractor for signal <$n0010> created at line 90+    Found 20-bit subtractor for signal <$n0010> created at line 88
-    Found 22-bit shifter arithmetic right for signal <$n0011>. +    Found 20-bit shifter arithmetic right for signal <$n0011>. 
-    Found 22-bit shifter arithmetic right for signal <$n0012>. +    Found 20-bit shifter arithmetic right for signal <$n0012>. 
-    Found 22-bit subtractor for signal <$n0013> created at line 86+    Found 20-bit subtractor for signal <$n0013> created at line 84
-    Found 22-bit adder for signal <$n0014> created at line 91+    Found 20-bit adder for signal <$n0014> created at line 89
-    Found 5-bit adder for signal <$n0015> created at line 100+    Found 5-bit adder for signal <$n0015> created at line 98
-    Found 23-bit comparator greatequal for signal <$n0016> created at line 83.+    Found 21-bit comparator greatequal for signal <$n0016> created at line 81.
     Found 5-bit register for signal <_SineComputer_processor/i>.     Found 5-bit register for signal <_SineComputer_processor/i>.
     Found 1-bit register for signal <_SineComputer_processor/state<0>>.     Found 1-bit register for signal <_SineComputer_processor/state<0>>.
-    Found 22-bit register for signal <_SineComputer_processor/x>. +    Found 20-bit register for signal <_SineComputer_processor/x>. 
-    Found 22-bit register for signal <_SineComputer_processor/y>. +    Found 20-bit register for signal <_SineComputer_processor/y>. 
-    Found 22-bit register for signal <_SineComputer_processor/z>.+    Found 20-bit register for signal <_SineComputer_processor/z>.
     Summary:     Summary:
  inferred   1 ROM(s).  inferred   1 ROM(s).
- inferred  95 D-type flip-flop(s).+ inferred  87 D-type flip-flop(s).
  inferred   7 Adder/Subtractor(s).  inferred   7 Adder/Subtractor(s).
  inferred   1 Comparator(s).  inferred   1 Comparator(s).
Line 157: Line 157:
 Macro Statistics Macro Statistics
 # ROMs                                                 : 1 # ROMs                                                 : 1
- 32x22-bit ROM                                         : 1+ 32x20-bit ROM                                         : 1
 # Adders/Subtractors                                   : 7 # Adders/Subtractors                                   : 7
- 22-bit adder                                          : 3 + 20-bit adder                                          : 3 
- 22-bit subtractor                                     : 3+ 20-bit subtractor                                     : 3
  5-bit adder                                           : 1  5-bit adder                                           : 1
 # Registers                                            : 8 # Registers                                            : 8
  1-bit register                                        : 2  1-bit register                                        : 2
- 22-bit register                                       : 5+ 20-bit register                                       : 5
  5-bit register                                        : 1  5-bit register                                        : 1
 # Comparators                                          : 1 # Comparators                                          : 1
- 23-bit comparator greatequal                          : 1+ 21-bit comparator greatequal                          : 1
 # Logic shifters                                       : 2 # Logic shifters                                       : 2
- 22-bit shifter arithmetic right                       : 2+ 20-bit shifter arithmetic right                       : 2
  
 ========================================================================= =========================================================================
Line 183: Line 183:
 Macro Statistics Macro Statistics
 # ROMs                                                 : 1 # ROMs                                                 : 1
- 32x22-bit ROM                                         : 1+ 32x20-bit ROM                                         : 1
 # Adders/Subtractors                                   : 7 # Adders/Subtractors                                   : 7
- 22-bit adder                                          : 3 + 20-bit adder                                          : 3 
- 22-bit subtractor                                     : 3+ 20-bit subtractor                                     : 3
  5-bit adder                                           : 1  5-bit adder                                           : 1
-# Registers                                            : 117 +# Registers                                            : 107 
- Flip-Flops                                            : 117+ Flip-Flops                                            : 107
 # Comparators                                          : 1 # Comparators                                          : 1
- 23-bit comparator greatequal                          : 1+ 21-bit comparator greatequal                          : 1
 # Logic shifters                                       : 2 # Logic shifters                                       : 2
- 22-bit shifter arithmetic right                       : 2+ 20-bit shifter arithmetic right                       : 2
  
 ========================================================================= =========================================================================
Line 206: Line 206:
 Mapping all equations... Mapping all equations...
 Building and optimizing final netlist ... Building and optimizing final netlist ...
-Found area constraint ratio of 100 (+ 5) on block SineComputer, actual ratio is 32+Found area constraint ratio of 100 (+ 5) on block SineComputer, actual ratio is 28
-FlipFlop _SineComputer_processor_i_0 has been replicated time(s) +FlipFlop _SineComputer_processor_i_0 has been replicated time(s) 
-FlipFlop _SineComputer_processor_i_1 has been replicated time(s) +FlipFlop _SineComputer_processor_i_1 has been replicated time(s) 
-FlipFlop _SineComputer_processor_i_2 has been replicated time(s) +FlipFlop _SineComputer_processor_i_2 has been replicated time(s) 
-FlipFlop _SineComputer_processor_i_3 has been replicated time(s) +FlipFlop _SineComputer_processor_i_3 has been replicated time(s) 
-FlipFlop _SineComputer_processor_i_4 has been replicated time(s) +FlipFlop _SineComputer_processor_i_4 has been replicated time(s) 
-FlipFlop _SineComputer_processor_x_21 has been replicated 2 time(s) +FlipFlop _SineComputer_processor_x_19 has been replicated 2 time(s) 
-FlipFlop _SineComputer_processor_y_21 has been replicated time(s)+FlipFlop _SineComputer_processor_y_19 has been replicated time(s)
  
 ========================================================================= =========================================================================
Line 226: Line 226:
  
 Design Statistics Design Statistics
-# IOs                              : 70+# IOs                              : 64
  
 Cell Usage : Cell Usage :
-# BELS                             : 913+# BELS                             : 814
 #      GND                         : 1 #      GND                         : 1
 #      INV                         : 2 #      INV                         : 2
 #      LUT1                        : 2 #      LUT1                        : 2
-#      LUT2                        : 53 +#      LUT2                        : 51 
-#      LUT2_D                      : 1 +#      LUT2_D                      : 2 
-#      LUT2_L                      : 22 +#      LUT2_L                      : 28 
-#      LUT3                        : 60 +#      LUT3                        : 48 
-#      LUT3_D                      : 7 +#      LUT3_D                      : 10 
-#      LUT3_L                      : 215 +#      LUT3_L                      : 186 
-#      LUT4                        : 79+#      LUT4                        : 74
 #      LUT4_D                      : 5 #      LUT4_D                      : 5
-#      LUT4_L                      : 97 +#      LUT4_L                      : 77 
-#      MUXCY                       : 126 +#      MUXCY                       : 114 
-#      MUXF5                       : 113+#      MUXF5                       : 96
 #      VCC                         : 1 #      VCC                         : 1
-#      XORCY                       : 129 +#      XORCY                       : 117 
-# FlipFlops/Latches                : 148 +# FlipFlops/Latches                : 131 
-#      FDC                         : 104 +#      FDC                         : 91 
-#      FDCE                        : 43+#      FDCE                        : 39
 #      FDPE                        : 1 #      FDPE                        : 1
 # Clock Buffers                    : 1 # Clock Buffers                    : 1
 #      BUFGP                       : 1 #      BUFGP                       : 1
-# IO Buffers                       : 69 +# IO Buffers                       : 63 
-#      IBUF                        : 24 +#      IBUF                        : 22 
-#      OBUF                        : 45+#      OBUF                        : 41
 ========================================================================= =========================================================================
  
Line 262: Line 262:
 Selected Device : 3s100etq144-5  Selected Device : 3s100etq144-5 
  
- Number of Slices:                     283  out of    960    29%   + Number of Slices:                     252  out of    960    26%   
- Number of Slice Flip Flops:           148  out of   1920     7%   + Number of Slice Flip Flops:           131  out of   1920     6%   
- Number of 4 input LUTs:               541  out of   1920    28%   + Number of 4 input LUTs:               483  out of   1920    25%   
- Number of bonded IOBs:                 70  out of    108    64%  + Number of bonded IOBs:                 64  out of    108    59%  
  Number of GCLKs:                        1  out of     24     4%    Number of GCLKs:                        1  out of     24     4%  
  
Line 281: Line 281:
 Clock Signal                       | Clock buffer(FF name)  | Load  | Clock Signal                       | Clock buffer(FF name)  | Load  |
 -----------------------------------+------------------------+-------+ -----------------------------------+------------------------+-------+
-clock                              | BUFGP                  | 148   |+clock                              | BUFGP                  | 131   |
 -----------------------------------+------------------------+-------+ -----------------------------------+------------------------+-------+
  
Line 288: Line 288:
 Speed Grade: -5 Speed Grade: -5
  
-   Minimum period: 10.616ns (Maximum Frequency: 94.194MHz+   Minimum period: 11.444ns (Maximum Frequency: 87.385MHz
-   Minimum input arrival time before clock: 4.111ns+   Minimum input arrival time before clock: 4.081ns
    Maximum output required time after clock: 4.169ns    Maximum output required time after clock: 4.169ns
    Maximum combinational path delay: No path found    Maximum combinational path delay: No path found
Line 299: Line 299:
 ========================================================================= =========================================================================
 Timing constraint: Default period analysis for Clock 'clock' Timing constraint: Default period analysis for Clock 'clock'
-  Clock period: 10.616ns (frequency: 94.194MHz+  Clock period: 11.444ns (frequency: 87.385MHz
-  Total number of paths / destination ports: 94454 192+  Total number of paths / destination ports: 72214 171
 ------------------------------------------------------------------------- -------------------------------------------------------------------------
-Delay:               10.616ns (Levels of Logic = 29+Delay:               11.444ns (Levels of Logic = 28
-  Source:            _SineComputer_processor_x_10 (FF) +  Source:            _SineComputer_processor_i_0_1 (FF) 
-  Destination:       _SineComputer_processor_y_21 (FF)+  Destination:       _SineComputer_processor_y_19 (FF)
   Source Clock:      clock rising   Source Clock:      clock rising
   Destination Clock: clock rising   Destination Clock: clock rising
  
-  Data Path: _SineComputer_processor_x_10 to _SineComputer_processor_y_21+  Data Path: _SineComputer_processor_i_0_1 to _SineComputer_processor_y_19
                                 Gate     Net                                 Gate     Net
     Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)     Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
     ----------------------------------------  ------------     ----------------------------------------  ------------
-     FDC:C->Q              7   0.514   1.058  _SineComputer_processor_x_10 (_SineComputer_processor_x_10+     FDC:C->Q             17   0.514   1.173  _SineComputer_processor_i_0_1 (_SineComputer_processor_i_0_1
-     LUT3:I0->O            2   0.612   0.814  Mshift__n0012_Sh<10>1 (Mshift__n0012_Sh<10>) +     LUT3:I2->O            2   0.612   0.814  Mshift__n0012_Sh<10>1 (Mshift__n0012_Sh<10>) 
-     LUT3_L:I1->LO         1   0.612   0.000  Mshift__n0012_Sh<40>1_G (N2270)+     LUT3_L:I1->LO         1   0.612   0.000  Mshift__n0012_Sh<40>1_G (N1701)
      MUXF5:I1->O           3   0.193   0.840  Mshift__n0012_Sh<40>1 (Mshift__n0012_Sh<40>)      MUXF5:I1->O           3   0.193   0.840  Mshift__n0012_Sh<40>1 (Mshift__n0012_Sh<40>)
-     LUT3:I1->O            2   0.612   0.748  Mshift__n0012_Result<0>89 (Mshift__n0012_Result<0>_map399+     LUT3_L:I1->LO         1   0.612   0.103  Mshift__n0012_Result<0>89 (Mshift__n0012_Result<0>_map256
-     LUT4_D:I3->LO         1   0.612   0.000  SineComputer__n0009<0>lut (N2286)+     LUT4:I3->O            4   0.612   0.848  Mshift__n0012_Result<0>96 (_n0012<0>) 
 +     LUT2_L:I1->LO         1   0.612   0.000  SineComputer__n0009<0>lut (N93)
      MUXCY:S->O            1   0.404   0.000  SineComputer__n0009<0>cy (SineComputer__n0009<0>_cyo)      MUXCY:S->O            1   0.404   0.000  SineComputer__n0009<0>cy (SineComputer__n0009<0>_cyo)
      MUXCY:CI->O           1   0.052   0.000  SineComputer__n0009<1>cy (SineComputer__n0009<1>_cyo)      MUXCY:CI->O           1   0.052   0.000  SineComputer__n0009<1>cy (SineComputer__n0009<1>_cyo)
Line 336: Line 337:
      MUXCY:CI->O           1   0.052   0.000  SineComputer__n0009<16>cy (SineComputer__n0009<16>_cyo)      MUXCY:CI->O           1   0.052   0.000  SineComputer__n0009<16>cy (SineComputer__n0009<16>_cyo)
      MUXCY:CI->O           1   0.052   0.000  SineComputer__n0009<17>cy (SineComputer__n0009<17>_cyo)      MUXCY:CI->O           1   0.052   0.000  SineComputer__n0009<17>cy (SineComputer__n0009<17>_cyo)
-     MUXCY:CI->O             0.052   0.000  SineComputer__n0009<18>cy (SineComputer__n0009<18>_cyo) +     MUXCY:CI->O             0.052   0.000  SineComputer__n0009<18>cy (SineComputer__n0009<18>_cyo) 
-     MUXCY:CI->O           1   0.052   0.000  SineComputer__n0009<19>cy (SineComputer__n0009<19>_cyo) +     XORCY:CI->O           2   0.679   0.814  SineComputer__n0009<19>_xor (_n0009<19>) 
-     MUXCY:CI->O           0   0.052   0.000  SineComputer__n0009<20>cy (SineComputer__n0009<20>_cyo) +     LUT3_L:I1->LO         1   0.612   0.000  _n0002<19>1111_G (N1617
-     XORCY:CI->O           2   0.679   0.814  SineComputer__n0009<21>_xor (_n0009<21>) +     MUXF5:I1->O             0.193   0.000  _n0002<19>1111 (_n0002<19>) 
-     LUT3_L:I1->LO         1   0.612   0.000  _n0002<21>1111_G (N2086+     FDC:D                     0.268          _SineComputer_processor_y_19
-     MUXF5:I1->O             0.193   0.000  _n0002<21>1111 (_n0002<21>) +
-     FDC:D                     0.268          _SineComputer_processor_y_21+
     ----------------------------------------     ----------------------------------------
-    Total                     10.616ns (6.341ns logic, 4.275ns route) +    Total                     11.444ns (6.850ns logic, 4.594ns route) 
-                                       (59.7% logic, 40.3% route)+                                       (59.9% logic, 40.1% route)
  
 ========================================================================= =========================================================================
 Timing constraint: Default OFFSET IN BEFORE for Clock 'clock' Timing constraint: Default OFFSET IN BEFORE for Clock 'clock'
-  Total number of paths / destination ports: 128 104+  Total number of paths / destination ports: 113 91
 ------------------------------------------------------------------------- -------------------------------------------------------------------------
-Offset:              4.111ns (Levels of Logic = 3)+Offset:              4.081ns (Levels of Logic = 3)
   Source:            start (PAD)   Source:            start (PAD)
   Destination:       _SineComputer_processor_z_0 (FF)   Destination:       _SineComputer_processor_z_0 (FF)
Line 360: Line 359:
     Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)     Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
     ----------------------------------------  ------------     ----------------------------------------  ------------
-     IBUF:I->O            74   1.106   1.932  start_IBUF (start_IBUF) +     IBUF:I->O            68   1.106   1.902  start_IBUF (start_IBUF) 
-     LUT3:I0->O            1   0.612   0.000  _n0003<1>1111_F (N2169)+     LUT3:I0->O            1   0.612   0.000  _n0003<1>1111_F (N1692)
      MUXF5:I0->O           1   0.193   0.000  _n0003<1>1111 (_n0003<1>)      MUXF5:I0->O           1   0.193   0.000  _n0003<1>1111 (_n0003<1>)
      FDC:D                     0.268          _SineComputer_processor_z_1      FDC:D                     0.268          _SineComputer_processor_z_1
     ----------------------------------------     ----------------------------------------
-    Total                      4.111ns (2.179ns logic, 1.932ns route) +    Total                      4.081ns (2.179ns logic, 1.902ns route) 
-                                       (53.0% logic, 47.0% route)+                                       (53.4% logic, 46.6% route)
  
 ========================================================================= =========================================================================
 Timing constraint: Default OFFSET OUT AFTER for Clock 'clock' Timing constraint: Default OFFSET OUT AFTER for Clock 'clock'
-  Total number of paths / destination ports: 45 45+  Total number of paths / destination ports: 41 41
 ------------------------------------------------------------------------- -------------------------------------------------------------------------
 Offset:              4.169ns (Levels of Logic = 1) Offset:              4.169ns (Levels of Logic = 1)
Line 388: Line 387:
  
 ========================================================================= =========================================================================
-CPU : 20.13 20.23 s | Elapsed : 28.00 / 28.00 s+CPU : 17.06 17.18 s | Elapsed : 20.00 / 21.00 s
    
 -->  --> 
  
  
-Total memory usage is 96936 kilobytes+Total memory usage is 95712 kilobytes
  
 Number of errors   :    0 (   0 filtered) Number of errors   :    0 (   0 filtered)
 Number of warnings :    3 (   0 filtered) Number of warnings :    3 (   0 filtered)
 Number of infos    :    0 (   0 filtered) Number of infos    :    0 (   0 filtered)
 +
  
 </code> </code>
cookbook/sinecomp/synthesis.txt · Last modified: 2006/04/07 11:24 by jandecaluwe
 
Except where otherwise noted, content on this wiki is licensed under the following license: CC Attribution-Share Alike 3.0 Unported
Recent changes RSS feed Donate Powered by PHP Valid XHTML 1.0 Valid CSS Driven by DokuWiki