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cookbook:stopwatch:synthesis [2006/02/08 22:31]
jandecaluwe created
cookbook:stopwatch:synthesis [2006/03/12 21:13] (current)
jandecaluwe
Line 2: Line 2:
  
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-Release 8.1i - xst I.24+Release 8.1.02i - xst I.26
 Copyright (c) 1995-2005 Xilinx, Inc.  All rights reserved. Copyright (c) 1995-2005 Xilinx, Inc.  All rights reserved.
 -->  --> 
 Parameter TMPDIR set to ./xst/projnav.tmp Parameter TMPDIR set to ./xst/projnav.tmp
-CPU : 0.00 / 0.08 s | Elapsed : 0.00 / 0.00 s+CPU : 0.00 / 0.09 s | Elapsed : 0.00 / 2.00 s
    
 -->  --> 
 Parameter xsthdpdir set to ./xst Parameter xsthdpdir set to ./xst
-CPU : 0.00 / 0.08 s | Elapsed : 0.00 / 0.00 s+CPU : 0.00 / 0.09 s | Elapsed : 0.00 / 2.00 s
    
 -->  --> 
Line 101: Line 101:
 *                          HDL Compilation                              * *                          HDL Compilation                              *
 ========================================================================= =========================================================================
-Compiling verilog file "/home/jand/project/myhdl/example/cookbook/stopwatch/StopWatch.v" in library work+Compiling verilog file "/home/jand/dev/myhdl/example/cookbook/stopwatch/StopWatch.v" in library work
 Module <StopWatch> compiled Module <StopWatch> compiled
 No errors in compilation No errors in compilation
Line 119: Line 119:
  
 Synthesizing Unit <StopWatch>. Synthesizing Unit <StopWatch>.
-    Related source file is "/home/jand/project/myhdl/example/cookbook/stopwatch/StopWatch.v".+    Related source file is "/home/jand/dev/myhdl/example/cookbook/stopwatch/StopWatch.v".
     Found 16x7-bit ROM for signal <$n0007> created at line 68.     Found 16x7-bit ROM for signal <$n0007> created at line 68.
     Found 16x7-bit ROM for signal <$n0008> created at line 84.     Found 16x7-bit ROM for signal <$n0008> created at line 84.
Line 245: Line 245:
 Speed Grade: -5 Speed Grade: -5
  
-   Minimum period: 4.417ns (Maximum Frequency: 226.419MHz+   Minimum period: 4.809ns (Maximum Frequency: 207.956MHz
-   Minimum input arrival time before clock: 4.968ns+   Minimum input arrival time before clock: 5.338ns
    Maximum output required time after clock: 4.105ns    Maximum output required time after clock: 4.105ns
    Maximum combinational path delay: No path found    Maximum combinational path delay: No path found
Line 256: Line 256:
 ========================================================================= =========================================================================
 Timing constraint: Default period analysis for Clock 'clock' Timing constraint: Default period analysis for Clock 'clock'
-  Clock period: 4.417ns (frequency: 226.419MHz)+  Clock period: 4.809ns (frequency: 207.956MHz)
   Total number of paths / destination ports: 197 / 69   Total number of paths / destination ports: 197 / 69
 ------------------------------------------------------------------------- -------------------------------------------------------------------------
-Delay:               4.417ns (Levels of Logic = 2) +Delay:               4.809ns (Levels of Logic = 2) 
-  Source:            ones_0 (FF)+  Source:            tenths_3 (FF)
   Destination:       tens_0 (FF)   Destination:       tens_0 (FF)
   Source Clock:      clock rising   Source Clock:      clock rising
   Destination Clock: clock rising   Destination Clock: clock rising
  
-  Data Path: ones_0 to tens_0+  Data Path: tenths_3 to tens_0
                                 Gate     Net                                 Gate     Net
     Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)     Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
     ----------------------------------------  ------------     ----------------------------------------  ------------
-     FDCE:C->Q            12   0.514   1.102  ones_0 (ones_0+     FDCE:C->Q            11   0.514   1.124  tenths_3 (tenths_3
-     LUT4:I0->O            1   0.612   0.684  _n0017118 (N231)+     LUT4:I0->O            1   0.612   0.684  _n0017118 (N251)
      LUT4:I3->O            4   0.612   0.779  _n0017130 (_n0017)      LUT4:I3->O            4   0.612   0.779  _n0017130 (_n0017)
-     FDCE:CE                   0.113          tens_0+     FDCE:CE                   0.483          tens_0
     ----------------------------------------     ----------------------------------------
-    Total                      4.417ns (1.851ns logic, 2.566ns route) +    Total                      4.809ns (2.221ns logic, 2.588ns route) 
-                                       (41.9% logic, 58.1% route)+                                       (46.2% logic, 53.8% route)
  
 ========================================================================= =========================================================================
Line 281: Line 281:
   Total number of paths / destination ports: 15 / 15   Total number of paths / destination ports: 15 / 15
 ------------------------------------------------------------------------- -------------------------------------------------------------------------
-Offset:              4.968ns (Levels of Logic = 3)+Offset:              5.338ns (Levels of Logic = 3)
   Source:            startstop (PAD)   Source:            startstop (PAD)
   Destination:       tens_0 (FF)   Destination:       tens_0 (FF)
Line 293: Line 293:
      LUT2:I0->O            2   0.612   0.814  _n001011 (_n0010)      LUT2:I0->O            2   0.612   0.814  _n001011 (_n0010)
      LUT4:I1->O            4   0.612   0.779  _n0017130 (_n0017)      LUT4:I1->O            4   0.612   0.779  _n0017130 (_n0017)
-     FDCE:CE                   0.113          tens_0+     FDCE:CE                   0.483          tens_0
     ----------------------------------------     ----------------------------------------
-    Total                      4.968ns (2.443ns logic, 2.525ns route) +    Total                      5.338ns (2.813ns logic, 2.525ns route) 
-                                       (49.2% logic, 50.8% route)+                                       (52.7% logic, 47.3% route)
  
 ========================================================================= =========================================================================
Line 318: Line 318:
  
 ========================================================================= =========================================================================
-CPU : 7.85 / 7.96 s | Elapsed : 11.00 / 11.00 s+CPU : 7.77 / 7.90 s | Elapsed : 11.00 / 14.00 s
    
 -->  --> 
  
  
-Total memory usage is 91168 kilobytes+Total memory usage is 91176 kilobytes
  
 Number of errors   :    0 (   0 filtered) Number of errors   :    0 (   0 filtered)
 Number of warnings :    0 (   0 filtered) Number of warnings :    0 (   0 filtered)
 Number of infos    :    0 (   0 filtered) Number of infos    :    0 (   0 filtered)
- 
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cookbook/stopwatch/synthesis.txt · Last modified: 2006/03/12 21:13 by jandecaluwe
 
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